OPTIMASI PERANCANGAN FLIP-FLOP TIPE D BERBASIS TEKNOLOGI CMOS 90 NM DAN APLIKASINYA PADA CORE IP UART = Optimization of D-Type Flip-Flop Design Based on 90 nm CMOS Technology and Its Application in UART Core IP

Sistem digital modern membutuhkan optimasi power, performance, and area (PPA) untuk meningkatkan efisiensi rangkaian. Flip-flop menjadi salah satu elemen penting karena banyak digunakan pada rangkaian sinkron, membebani jaringan clock, dan memengaruhi performa sistem. Penelitian ini bertujuan merancang dan mengoptimalkan flip-flop tipe D berbasis teknologi CMOS 90 nm, serta menguji penerapannya pada Core IP UART. Optimasi dilakukan melalui penyederhanaan struktur master-slave pada level transistor, pengurangan jumlah transistor, penerapan technology mapping, pembuatan jalur Euler, diagram batang, dan perancangan tata letak full-custom. Hasil optimasi menghasilkan FFD baru dengan 13 transistor yang tetap mampu bekerja sebagai elemen penyimpanan data sinkron pada tepi naik clock. Pada kondisi VDD 1,2 V, FFD baru menghasilkan konsumsi daya sebesar 34,76 µW, setup time sebesar 6 ps, hold time sebesar 15 ps, dan luas area sebesar 14,35 µm². Hasil tersebut menunjukkan bahwa desain yang diusulkan lebih efisien dibandingkan beberapa desain pembanding dari sisi jumlah transistor, daya, timing, dan area. Implementasi FFD baru pada Core IP UART sebagai elemen register PISO, register SIPO, dan pencacah modulo berhasil divalidasi melalui simulasi. Data yang diterima pada sisi RX sesuai dengan data yang dikirim dari sisi TX, termasuk urutan start bit dan stop bit. Dengan demikian, FFD baru layak digunakan sebagai elemen sekuensial yang efisien pada sistem digital berbasis full-custom.