Perancangan Pengali Digital Bertanda dan Tidak Bertanda Terkonfigurasi = Design of Configurable Signed and Unsigned Digital Multipliers

ANDRES ARRUANLINGGI. Perancangan pengali digital bertanda dan tidak bertanda terkonfigurasi (dibimbing oleh Prof. Dr.-Ing. Ir. Faizal A Samman, IPU, ACPE, APEC Eng.) Kemajuan pesat teknologi digital saat ini menuntut sistem elektronik dengan efisiensi daya tinggi dan kecepatan pemrosesan data yang superior. Berbagai aplikasi modern, mulai dari pengolahan citra hingga kecerdasan buatan, sangat bergantung pada performa perangkat keras yang mendasarinya. Sirkuit pengali digital (multiplier) memegang peranan vital sebagai elemen logika utama dalam perhitungan aritmetika biner pada ekosistem komputasi tersebut. Penelitian ini mengeksplorasi perancangan pengali digital 4-bit yang memiliki kapabilitas konfigurasi untuk bilangan bertanda (signed) maupun tidak bertanda (unsigned). Arsitektur ini memaksimalkan proses komputasi paralel guna mengurangi beban kerja prosesor inti dalam skenario aplikasi real-time. Implementasi teknis penelitian ini menggunakan teknologi CMOS 50 nm untuk mencapai kerapatan transistor yang optimal dan kecepatan switching yang mumpuni. Peneliti memilih pendekatan two’s complement untuk menangani bilangan bertanda karena kemudahannya dalam integrasi perangkat keras. Perangkat lunak DSCH memfasilitasi pengembangan skematik sirkuit, sementara perangkat lunak Microwind mendukung realisasi full custom layout. Desain fisik ini mematuhi aturan ukuran minimum pada setiap lapisan untuk menjamin integritas fungsional sirkuit. Modul fundamental seperti Half Adder, Full Adder, dan Multiplexer telah melalui tahap optimasi pada tingkat transistor. Unit Half Adder mengintegrasikan 12 hingga 14 transistor, sedangkan unit Full Adder melibatkan 28 transistor untuk memproses tiga input bit secara simultan. Pemodelan interkoneksi pada layout mengacu pada skema diagram batang berdasarkan analisis jalur Euler guna menekan luas area fisik. Secara keseluruhan, sirkuit pengali 4x4 ini mengonsumsi total 404 transistor yang terdiri atas 202 transistor NMOS dan 202 transistor PMOS. Hasil simulasi menunjukkan bahwa rancangan ini memenuhi kriteria performa tinggi dengan karakteristik waktu tunda yang minimal. Sirkuit mencatatkan waktu bangkit (rise time) maksimal sebesar 150 ps dan waktu jatuh (fall time) maksimal sebesar 92 ps. Dimensi fisik sirkuit ini menghasilkan luas area layout yang efisien sebesar 144,468 nm². Bit kesembilan (S8) berfungsi secara akurat sebagai indikator penanda nilai negatif dalam validasi logika. Hasil Design Rule Check (DRC) membuktikan bahwa desain ini stabil dan siap diaplikasikan pada blok aritmetika sistem digital berperforma tinggi.

Kata kunci: Full Adder, Half Adder, NMOS, PMOS, Pengali Bertanda, NAND, dan AND.